Первые технические детали будущей микропроцессорной архитектуры AMD Zen 6 стали известны из официальных документов для разработчиков. Архитектура представляет собой не эволюцию предыдущих решений, а полностью новый, более широкий дизайн, ориентированный на высокую пропускную способность. Ключевыми улучшениями стали расширенный исполнительный тракт и поддержка расширенных векторных инструкций для задач искусственного интеллекта и высокопроизводительных вычислений.
Документация под названием «Performance Monitor Counters for AMD Family 1Ah Model 50h-57h Processors» была обнародована в середине декабря 2025 года. Согласно этим материалам, блок диспетчеризации команд в Zen 6 будет иметь ширину 8 слотов, что означает возможность отправки на выполнение до восьми инструкций за такт. Для сравнения, в предшествующей архитектуре Zen 5 использовался 6-слотовый диспетчер. Такое расширение должно повысить параллелизм обработки данных. Поддержка технологии одновременной многопоточности в архитектуре сохранится.
Значительные изменения направлены на усиление возможностей векторных и операций с плавающей запятой. Документация подтверждает поддержку 512-битных инструкций, включая полную поддержку AVX-512 с форматами данных FP64, FP32, FP16 и BF16. Особое значение имеют новые расширения набора команд, специфичные для Zen 6. Среди них — AVX512_FP16 для нативной работы с 16-битной плавающей запятой и AVX_VNNI_INT8 для ускорения целочисленных операций в нейронных сетях. Эти инструкции критически важны для эффективного выполнения задач машинного обучения и научных расчетов прямо на центральном процессоре.
Публикация патчей для компилятора GCC с идентификатором целевой архитектуры «Znver6» служит дополнительным подтверждением этих нововведений. Набор новых инструкций также включает AVX512_BMM, предназначенный для ускорения операций с битовыми матрицами, что может быть полезно для бинарных нейронных сетей.
В отличие от концепций некоторых конкурентов, фокусирующихся на размещении разъемов на обратной стороне платы для улучшения эстетики сборки, изменения в Zen 6 касаются внутренней микроархитектуры процессорного ядра. Технические документы указывают на переход от единого планировщика в Zen 5 к шести независимым целочисленным планировщикам в Zen 6. Подобное решение может снизить сложность схем и внутренние задержки, способствуя повышению тактовой частоты и энергоэффективности.
Согласно существующим прогнозам, основанным на данных из различных источников, архитектура Zen 6 будет использоваться в широком спектре продуктов. Ожидается, что серверные процессоры EPYC под кодовым названием Venice смогут объединять до 256 вычислительных ядер. Для настольных решений, таких как ожидаемый Olympic Ridge (Medusa Range), прогнозируется наличие до 24 ядер и увеличенный до 48 МБ кэш-памяти третьего уровня на каждый вычислительный комплекс (CCX). Ранее сообщалось, что серия Zen 6 будет изготавливаться по 2-нанометрному технологическому процессу, а ее тактовые частоты могут превысить рубеж в 6 ГГц.
N2P 6,2GHz
N2X 7GHz