Компания XCENA раскрыла технические детали архитектуры MX1 в рамках конференции Hot Chips 2026. Решение объединяет расширение памяти по протоколу CXL и вычислительные блоки, размещённые непосредственно возле этой памяти. Разработка ориентирована на разгрузку центральных и графических процессоров при выполнении ресурсоёмких операций искусственного интеллекта, включая поиск по векторным представлениям и кэширование пар ключ-значение.
Архитектура MX1 относится к классу устройств с вычислениями возле памяти. В отличие от классической модели, где данные перемещаются из хранилища в процессор и обратно, здесь специализированные вычислительные ядра интегрированы в подсистему памяти. Это позволяет обрабатывать значительные объёмы информации непосредственно там, где она находится, сокращая накладные расходы на передачу и снижая задержки. В качестве интерфейса выступает CXL — открытый стандарт когерентного доступа, обеспечивающий прямое подключение дополнительной памяти к хосту с семантикой загрузки и сохранения.
Основная сфера применения MX1 — обслуживание тяжеловесных рабочих нагрузок, характерных для современных систем генеративного ИИ и рекомендательных платформ. Поиск по векторам, лежащий в основе семантического анализа и retrieval-augmented generation, требует быстрого перебора многомерных массивов. Кэширование ключей и значений, в свою очередь, критически важно для механизма внимания больших языковых моделей, где объём контекстного окна постоянно растёт. Перенос таких операций на специализированный ускоритель с прямым доступом к обширному пулу памяти позволяет освободить основные вычислительные ресурсы сервера.
Конференция Hot Chips традиционно служит площадкой для первых публичных демонстраций процессорных и ускорительных новинок. Представление MX1 вписывается в многолетний тренд смещения вычислений ближе к данным. Аналогичные концепции ранее демонстрировали другие участники рынка. Компания Samsung развивает направление CXL Memory Module Hybrid, добавляя в модули памяти программируемую логику для offload-задач. Astera Labs предлагает линейку Leo для построения CXL-пулов памяти с интеллектуальной маршрутизацией. Marvell и Microchip также анонсировали контроллеры и ретаймеры, упрощающие развёртывание подобной инфраструктуры. На этом фоне XCENA делает акцент на глубокую интеграцию вычислительных конвейеров непосредственно в контроллер памяти, а не на уровне внешнего коммутатора или FPGA-сопроцессора.
Технические подробности, опубликованные профильными изданиями по итогам доклада, указывают на использование в MX1 стандарта CXL 3.0 с поддержкой многоуровневой коммутации и возможностью объединения нескольких устройств в единый пул. Вычислительные блоки оптимизированы под целочисленные операции и вычисления с плавающей запятой низкой точности, типичные для инференса нейросетей и алгоритмов приближённого поиска. Решение оформлено в виде карты расширения с пассивным охлаждением, подключаемой через слот PCIe 5.0, и может адресовать объёмы памяти, измеряемые терабайтами, без модификации хостового программного обеспечения.
Появление MX1 отражает запрос операторов дата-центров на снижение совокупной стоимости владения инфраструктурой ИИ. Вынос рутинных, но массовых операций на отдельный ускоритель уменьшает загрузку дорогостоящих GPU и CPU, позволяя им сосредоточиться на вычислительно плотных этапах обучения или инференса. Кроме того, близость логики к данным сокращает энергопотребление на перемещение битов, что становится всё более значимым фактором при построении крупномасштабных кластеров. Ожидается, что первые образцы MX1 появятся у партнёров для тестирования во второй половине 2026 года, а серийная доступность будет зависеть от результатов квалификации в составе типовых серверных платформ.
